近日中国科学家研发出新型垂直纳米环栅晶体管，是2nm芯片研制工艺之中的重要组成部分，未来在2nm芯片的制造工程中极有可能会发挥关键性的作用。那到底2nm、3nm芯片是什么意思？芯片2nm等于多少米？ 钉钉集成金蝶用友
2nm、3nm芯片等于多少米？
纳米（符号为nm）如同厘米、分米和米一样，是长度单位。相当于4倍原子大小，比单个细菌的长度还要小。单个细菌微生物用肉眼是根本看不到的，用显微镜测直径大约5000nm。1纳米=10^(-9)米=10^(-7)厘米=10(-6)毫米du=0001微米。1米=100厘米，1厘米=10毫米，1毫米=1000微米。由此得知：2nm=2×10^-9米＝0000000002米3nm=3×10^-9米＝0000000003米芯片2nm、3nm是什么意思？ 我们说的2nm和3nm，是从芯片的制造工艺方面来定义的。先进的5纳米工艺芯片，每个晶体管只有20个硅原子的大小，一块芯片上，有100亿到200亿个的这种晶体管，一个头发丝的截面，就有100多万个原件！对比3nm，肯定是2nm技术制造出来的芯片性能更优越，在相同的面积中所集成的晶体管越多，芯片的整体性能就会越高。比如以电脑处理器为例，用2nm技术制造的cpu肯定比3nm技术的cpu在晶体管数量方面、处理速度方面，以及最重要的功耗方面和散热方面会高出一个数量级。也就是说，如果是相同大小的芯片，2nm制程的可以有更多晶管管，有更高的效率。而如果是相同的晶体管，则意味着3nm工艺的芯片需要更大的面积。随着技术的不断发展，以后可能会用3nm的芯片，那么假如3nm的芯片要想实现和2nm芯片一样的效率，需要数倍空间，别人拿着一个手机，你需要扛着一块砖。如果仅仅是从用户使用体验来说，3nm和2nm芯片区别是不大的，或者说用户很难察觉出来，比如说手机芯片，用来看视频，看图片，拍照，其实两者区别无法感受出来。但是如果在运行大型的程序时，就会有区别。而且我们使用芯片，除了日常娱乐、工作外，还有很多专业的领域，需要进行大型运算，就需要更快的芯片来支撑。扩展阅读：半导体将拥抱2nm时代
目前，推动半导体行业发展的方式主要有两种，一个是尺寸缩小，另一个是硅片直径增大。由于硅片直径增大涉及整条生产线设备的更换，因此目前主要发展路线是尺寸的缩小。除此之外，利用成熟特色工艺及第三代半导体材料改进半导体产品的性能也被企业大量采用，这将开辟摩尔定律的另一片新的天地。台积电、三星芯片研发进程 据悉，台积电3纳米工厂已经通过环境评测，依据原定时程，全球第一座3纳米工厂，可望在2020年动工，最快2022年年底量产。此外，由于三星在台积电之前抢先公布它的3纳米将采用环栅finfet的纳米片结构，两家3纳米制程战争一触即发。另有消息报道，台积电仍沿用升级版的finfet架构，可能采用迁移率更高的材料，而非环栅纳米片结构。两家在不同的工艺与架构问题方面各自大作文章，其中的关键是要找出性能瓶颈之所在，然后以最具成本效益的方式使用最佳工具来分别解决这些瓶颈。无论是io、内存接口还是过热的逻辑块，系统的运行速度都只能与该系统中最慢的组件一致。其实，先进封装也是解决方案之一。在某些情况下，前道工艺的每一节点的进步都可能需要一个完全不同的体系结构与之配合。它可能是更多的软硬件协同设计，与整个设计优化为一个系统。如果有一种一致的方法来描述这些设备并将它们连接在一起，那么釆用chiplet等方法可以更节省时间。目前至少有六种主流的芯片小芯片组合方式，还有更多的正在进行中，不难想象每个芯片供应商会根据价格、功耗、性能甚至地区标准快速地提供定制解决方案。因此，虽然应用于高性能计算（hpc）及5g开发的芯片可能需要最新的2nm制程，但是与它配套的可能是16nm的serdes、28nm电源模块和40nm安全芯片等，同时它们将集成在一体。成本是关键因素 在半导体行业中，成本因素是非常关键的。有数据显示，7nm工艺的研发费用需要至少3亿美元，5nm工艺平均要542亿美元，3nm、2nm的工艺起步价大约在10亿美元左右。据最新的消息，台积电原定于2020年6月试产的3nm工艺芯片，由于疫情原因可能将推迟到10月。台积电3nm工艺的总投资高达15万亿元新台币，约合500亿美元。目前在建厂方面至少已经花费200亿美元，可见投入之庞大。近日台积电正式披露了其最新3nm工艺的细节详情，它的晶体管密度达到了前所未有的25亿个mm2。与5纳米相比，功耗下降了25%～30%，并且功能提升了10%～15%。台积电重申，从7nm到5nm，再到未来的3nm，每一个节点都是全节点的提升。这不同于竞争对手的每一个节点都仅是部分性能的优化，并非全节点的性能提升。因此对于未来3nm制程方面的竞争，台积电是信心满满。台积电还谈到2nm工艺技术进展，采用finfet第六代技术平台开发3nm技术的同时，也已开始进行2nm制程技术研发，并针对2nm以下技术进行探索性研究。对于极紫外光（euv）技术，要减少光刻机的掩膜缺陷及制程堆叠误差，并降低整体成本。台积电表示，今年在2nm及更先进制程上，将着重于改善极紫外光技术的品质与成本。半导体尺寸缩小远非有euv光刻机就能实现的。严格地说，到3nm时，可能釆用现有的finfet架构也无法达到，需要从器件的架构、工艺变异、热效应、设备与材料等方面综合解决。由于hpc及5g等市场的需求，半导体业向3nm过渡已成定局，台积电及三星两家已经承诺，至多时间上有可能推迟。2nm的现实可能性也极大。由于费用过高及许多技术上的难点无法解决，外加必须有高端设备及材料的支持，所以1nm能否实现目前尚无法预言。但是半导体尺寸缩小的终点迟早会来临。