基本R-S触发器

基本r-s触发器是直接复位（reset）置位（set）触发器的简称，由于它既是一种最简单的触发器，又是构成各种其他功能触发器的基本部件，故称为基本rs触发器。基本r-s触发器可由两个与非门或者两个或非门交叉耦合构成。
1．与非门构成的基本r-s触发器
用与非门构成的基本r-s触发器的逻辑电路和逻辑符号分别如图1（a）和（b）所示。图中，
为两个互补输出端；r和为s输入端，r称为置0端或者复位端，s称为置1端或置位端；逻辑符号输入端的小圆圈表示低电平或负脉冲有效，即仅当低电平或负脉冲作用于输入端时，触发器状态才能发生变化。
图1
（1）工作原理
根据与非门的逻辑特性，可分析出图1（a）所示电路的工作原理如下：
① r=1,s=1，触发器保持原来状态不变；
② r=1，s=0，触发器置为1状态；
③ r=0，s=1，触发器置为0状态；
④ 不允许出现r=0，s=0。
（2）逻辑功能描述
由工作原理可以归纳出钟控r-s触发器在时钟脉冲作用下（当时钟脉冲cp=1时）的功能表、激励表和次态方程。
①功能表
表1功能表
r　s
qn+1
功能说明
0　0
0　1
1　0
1　1
q
1
0
d
不变
置1
置0
不定
②激励表
表2 激励表
q　qn+1
r　s
0　0
0　1
1　0
1　1
d　0
0　1
1　0
0　d
③次态方程
触发器的次态方程为：
约束方程为：r·s=0
注意！！该触发器的功能描述形式与用或非门构成的基本r-s触发器完全相同，但该触发器仅当时钟脉冲cp=1时，才能实现上述逻辑功能。在钟控触发器中，时钟信号cp是一种固有的时间基准，通常不作为输入信号列入表中。对触发器功能进行描述时，均只考虑有时钟脉冲作用（cp=1）时的情况。
2．时钟控制d触发器
时钟控制d触发器只有一个输入端，逻辑电路和逻辑符号如图2（a）、（b）所示。该触发器是对钟控r-s触发器的控制电路稍加修改后形成的。修改后的控制电路除了实现对触发器工作的定时控制外，另一个作用是在时钟脉冲作用期间（cp=1时），将输入信号d转换成一对互补信号送至基本r-s触发器的两个输入端，使基本r-s触发器的两个输入信号只可能为01或者10两种取值，从而消除了触发器状态不确定的现象。
图2
利用r、s不允许同时为0的约束，化简后可得到该触发器的次态方程：
因为r、s不允许同时为0，所以输入必须满足约束方程：
r+s=1
触发器的功能表、激励表和次态方程分别从不同角度对触发器的功能进行了描述，它们在时序电路分析和设计中各有用途。
2．或非门构成的基本r-s触发器
用或非门构成的基本r-s触发器的逻辑电路和逻辑符号分别如图3（a）和（b）所示。该电路的输入是正脉冲或高电平有效。
图3
（1）工作原理
根据或非门的逻辑特性，可分析出图1（a）所示电路的工作原理如下：
①r=0，s=0，触发器保持原来状态不变；
②r=0，s=1, 触发器置为1状态；
③r=1，s=0, 触发器置为0状态；
④不允许出现r=1，s=1。
（2）逻辑功能描述
①功能表
或非门构成的r-s触发器的逻辑功能如表3.13所示，表中“d”表示触发器次态不确定。
表3 功能表
r　s
qn+1
功能说明
0　0
0　1
1　0
1　1
q
1
0
d
不变
置1
置0
不定
②激励表
或非门构成的基本r-s触发器的激励表如表4所示。
表4 激励表
q　qn+1
r　s
0　0
0　1
1　0
1　1
d　0
0　1
1　0
0　d
③次态方程
触发器的次态方程：
因为r、s不允许同时为0，所以输入必须满足约束方程：
r·s=0
基本r-s触发器最大的优点是结构简单。它不仅可作为记忆元件独立使用，而且由于它具有直接复位、置位功能，因而被作为各种性能更完善的触发器的基本组成部分。但由于基本r-s触发器的输入r、s之间存在约束条件，且无法对其状态转换时刻进行统一定时控制，所以它的使用范围受到一定限制。